Karya
Judul/Title Simulasi Dan Sintesis Rangkaian Digital Dengan Logisim Dan VHDL
Penulis/Author Jazarotun Nisak, S.Si. (1); Prof. Dr. Ir. Jazi Eko Istiyanto, M.Sc. (2)
Tanggal/Date 2 2023
Level Nasional
Status
Dokumen Karya
No Judul Tipe Dokumen Aksi
1Surat pernyataan.pdfSurat Pernyataan/Surat Pernyataan Dua Institusi (UGM dengan mitra) (.pdf)
2Surat Pengalihan Hak Cipta_Simulasi.pdfSurat Pengalihan Hak/Surat Pengalihan Hak Dua Institusi (UGM dengan mitra) (.pdf)
3Surat pengalihan Hak Cipta_Simulasi.docSurat Pengalihan Hak/Surat Pengalihan Hak Dua Institusi (UGM dengan mitra) (.doc/.docx)
4KTP-Jazi Eko Istiyanto.jpgKTP Pencipta (.pdf)
5Formulir-Permohonan-Pencatatan-Ciptaan.pdfFormulir Permohonan Pencatatan (.pdf)
6Formulir-Permohonan-Pencatatan-Ciptaan.docFormulir Permohonan Pencatatan (.doc/.docx)
7Data pencipta_Simulasi.pdfForm alamat para pencipta (.pdf)
8Data pencipta_Simulasi.docxForm alamat para pencipta (.doc/.docx)
9Bukti ciptaan.pdfBukti Ciptaan (.pdf)
10Surat-Permohonan-Pembiayaan-Hak-Cipta_51.pdfSurat Permohonan Pembiayaan (.pdf)
11Surat-Permohonan-Pembiayaan-Hak-Cipta_51.docSurat Permohonan Pembiayaan (.doc/.docx)
12SIMULASI DAN SINTESIS RANGKAIAN DIGITAL DENGAN LOGISIM DAN VHDL-1.pdfFull Dokumen